home *** CD-ROM | disk | FTP | other *** search
/ Whiteline: Alpha / Whiteline Alpha.iso / linux / atari / source / source.lzh / atari-linux-0.01pl3 / include / asm / dma.h < prev    next >
Encoding:
C/C++ Source or Header  |  1994-06-05  |  9.0 KB  |  269 lines
  1. /* $Id: dma.h,v 1.7 1992/12/14 00:29:34 root Exp root $
  2.  * linux/include/asm/dma.h: Defines for using and allocating dma channels.
  3.  * Written by Hennus Bergman, 1992.
  4.  * High DMA channel support & info by Hannu Savolainen
  5.  * and John Boyd, Nov. 1992.
  6.  *
  7.  * This file is subject to the terms and conditions of the GNU General Public
  8.  * License.  See the file README.legal in the main directory of this archive
  9.  * for more details.
  10.  */
  11.  
  12. #ifndef _ASM_DMA_H
  13. #define _ASM_DMA_H
  14.  
  15. #include <asm/io.h>        /* need byte IO */
  16.  
  17.  
  18. #ifdef HAVE_REALLY_SLOW_DMA_CONTROLLER
  19. #define outb    outb_p
  20. #endif
  21.  
  22. /*
  23.  * NOTES about DMA transfers:
  24.  *
  25.  *  controller 1: channels 0-3, byte operations, ports 00-1F
  26.  *  controller 2: channels 4-7, word operations, ports C0-DF
  27.  *
  28.  *  - ALL registers are 8 bits only, regardless of transfer size
  29.  *  - channel 4 is not used - cascades 1 into 2.
  30.  *  - channels 0-3 are byte - addresses/counts are for physical bytes
  31.  *  - channels 5-7 are word - addresses/counts are for physical words
  32.  *  - transfers must not cross physical 64K (0-3) or 128K (5-7) boundaries
  33.  *  - transfer count loaded to registers is 1 less than actual count
  34.  *  - controller 2 offsets are all even (2x offsets for controller 1)
  35.  *  - page registers for 5-7 don't use data bit 0, represent 128K pages
  36.  *  - page registers for 0-3 use bit 0, represent 64K pages
  37.  *
  38.  * DMA transfers are limited to the lower 16MB of _physical_ memory.  
  39.  * Note that addresses loaded into registers must be _physical_ addresses,
  40.  * not logical addresses (which may differ if paging is active).
  41.  *
  42.  *  Address mapping for channels 0-3:
  43.  *
  44.  *   A23 ... A16 A15 ... A8  A7 ... A0    (Physical addresses)
  45.  *    |  ...  |   |  ... |   |  ... |
  46.  *    |  ...  |   |  ... |   |  ... |
  47.  *    |  ...  |   |  ... |   |  ... |
  48.  *   P7  ...  P0  A7 ... A0  A7 ... A0   
  49.  * |    Page    | Addr MSB | Addr LSB |   (DMA registers)
  50.  *
  51.  *  Address mapping for channels 5-7:
  52.  *
  53.  *   A23 ... A17 A16 A15 ... A9 A8 A7 ... A1 A0    (Physical addresses)
  54.  *    |  ...  |   \   \   ... \  \  \  ... \  \
  55.  *    |  ...  |    \   \   ... \  \  \  ... \  (not used)
  56.  *    |  ...  |     \   \   ... \  \  \  ... \
  57.  *   P7  ...  P1 (0) A7 A6  ... A0 A7 A6 ... A0   
  58.  * |      Page      |  Addr MSB   |  Addr LSB  |   (DMA registers)
  59.  *
  60.  * Again, channels 5-7 transfer _physical_ words (16 bits), so addresses
  61.  * and counts _must_ be word-aligned (the lowest address bit is _ignored_ at
  62.  * the hardware level, so odd-byte transfers aren't possible).
  63.  *
  64.  * Transfer count (_not # bytes_) is limited to 64K, represented as actual
  65.  * count - 1 : 64K => 0xFFFF, 1 => 0x0000.  Thus, count is always 1 or more,
  66.  * and up to 128K bytes may be transferred on channels 5-7 in one operation. 
  67.  *
  68.  */
  69.  
  70. #define MAX_DMA_CHANNELS    8
  71.  
  72. /* 8237 DMA controllers */
  73. #define IO_DMA1_BASE    0x00    /* 8 bit slave DMA, channels 0..3 */
  74. #define IO_DMA2_BASE    0xC0    /* 16 bit master DMA, ch 4(=slave input)..7 */
  75.  
  76. /* DMA controller registers */
  77. #define DMA1_CMD_REG        0x08    /* command register (w) */
  78. #define DMA1_STAT_REG        0x08    /* status register (r) */
  79. #define DMA1_REQ_REG            0x09    /* request register (w) */
  80. #define DMA1_MASK_REG        0x0A    /* single-channel mask (w) */
  81. #define DMA1_MODE_REG        0x0B    /* mode register (w) */
  82. #define DMA1_CLEAR_FF_REG    0x0C    /* clear pointer flip-flop (w) */
  83. #define DMA1_TEMP_REG           0x0D    /* Temporary Register (r) */
  84. #define DMA1_RESET_REG        0x0D    /* Master Clear (w) */
  85. #define DMA1_CLR_MASK_REG       0x0E    /* Clear Mask */
  86. #define DMA1_MASK_ALL_REG       0x0F    /* all-channels mask (w) */
  87.  
  88. #define DMA2_CMD_REG        0xD0    /* command register (w) */
  89. #define DMA2_STAT_REG        0xD0    /* status register (r) */
  90. #define DMA2_REQ_REG            0xD2    /* request register (w) */
  91. #define DMA2_MASK_REG        0xD4    /* single-channel mask (w) */
  92. #define DMA2_MODE_REG        0xD6    /* mode register (w) */
  93. #define DMA2_CLEAR_FF_REG    0xD8    /* clear pointer flip-flop (w) */
  94. #define DMA2_TEMP_REG           0xDA    /* Temporary Register (r) */
  95. #define DMA2_RESET_REG        0xDA    /* Master Clear (w) */
  96. #define DMA2_CLR_MASK_REG       0xDC    /* Clear Mask */
  97. #define DMA2_MASK_ALL_REG       0xDE    /* all-channels mask (w) */
  98.  
  99. #define DMA_ADDR_0              0x00    /* DMA address registers */
  100. #define DMA_ADDR_1              0x02
  101. #define DMA_ADDR_2              0x04
  102. #define DMA_ADDR_3              0x06
  103. #define DMA_ADDR_4              0xC0
  104. #define DMA_ADDR_5              0xC4
  105. #define DMA_ADDR_6              0xC8
  106. #define DMA_ADDR_7              0xCC
  107.  
  108. #define DMA_CNT_0               0x01    /* DMA count registers */
  109. #define DMA_CNT_1               0x03
  110. #define DMA_CNT_2               0x05
  111. #define DMA_CNT_3               0x07
  112. #define DMA_CNT_4               0xC2
  113. #define DMA_CNT_5               0xC6
  114. #define DMA_CNT_6               0xCA
  115. #define DMA_CNT_7               0xCE
  116.  
  117. #define DMA_PAGE_0              0x87    /* DMA page registers */
  118. #define DMA_PAGE_1              0x83
  119. #define DMA_PAGE_2              0x81
  120. #define DMA_PAGE_3              0x82
  121. #define DMA_PAGE_5              0x8B
  122. #define DMA_PAGE_6              0x89
  123. #define DMA_PAGE_7              0x8A
  124.  
  125. #define DMA_MODE_READ    0x44    /* I/O to memory, no autoinit, increment, single mode */
  126. #define DMA_MODE_WRITE    0x48    /* memory to I/O, no autoinit, increment, single mode */
  127. #define DMA_MODE_CASCADE 0xC0   /* pass thru DREQ->HRQ, DACK<-HLDA only */
  128.  
  129. /* enable/disable a specific DMA channel */
  130. static __inline__ void enable_dma(unsigned int dmanr)
  131. {
  132.     if (dmanr<=3)
  133.         outb(dmanr,  DMA1_MASK_REG);
  134.     else
  135.         outb(dmanr & 3,  DMA2_MASK_REG);
  136. }
  137.  
  138. static __inline__ void disable_dma(unsigned int dmanr)
  139. {
  140.     if (dmanr<=3)
  141.         outb(dmanr | 4,  DMA1_MASK_REG);
  142.     else
  143.         outb((dmanr & 3) | 4,  DMA2_MASK_REG);
  144. }
  145.  
  146. /* Clear the 'DMA Pointer Flip Flop'.
  147.  * Write 0 for LSB/MSB, 1 for MSB/LSB access.
  148.  * Use this once to initialize the FF to a known state.
  149.  * After that, keep track of it. :-)
  150.  * --- In order to do that, the DMA routines below should ---
  151.  * --- only be used while interrupts are disabled! ---
  152.  */
  153. static __inline__ void clear_dma_ff(unsigned int dmanr)
  154. {
  155.     if (dmanr<=3)
  156.         outb(0,  DMA1_CLEAR_FF_REG);
  157.     else
  158.         outb(0,  DMA2_CLEAR_FF_REG);
  159. }
  160.  
  161. /* set mode (above) for a specific DMA channel */
  162. static __inline__ void set_dma_mode(unsigned int dmanr, char mode)
  163. {
  164.     if (dmanr<=3)
  165.         outb(mode | dmanr,  DMA1_MODE_REG);
  166.     else
  167.         outb(mode | (dmanr&3),  DMA2_MODE_REG);
  168. }
  169.  
  170. /* Set only the page register bits of the transfer address.
  171.  * This is used for successive transfers when we know the contents of
  172.  * the lower 16 bits of the DMA current address register, but a 64k boundary
  173.  * may have been crossed.
  174.  */
  175. static __inline__ void set_dma_page(unsigned int dmanr, char pagenr)
  176. {
  177.     switch(dmanr) {
  178.         case 0:
  179.             outb(pagenr, DMA_PAGE_0);
  180.             break;
  181.         case 1:
  182.             outb(pagenr, DMA_PAGE_1);
  183.             break;
  184.         case 2:
  185.             outb(pagenr, DMA_PAGE_2);
  186.             break;
  187.         case 3:
  188.             outb(pagenr, DMA_PAGE_3);
  189.             break;
  190.         case 5:
  191.             outb(pagenr & 0xfe, DMA_PAGE_5);
  192.             break;
  193.         case 6:
  194.             outb(pagenr & 0xfe, DMA_PAGE_6);
  195.             break;
  196.         case 7:
  197.             outb(pagenr & 0xfe, DMA_PAGE_7);
  198.             break;
  199.     }
  200. }
  201.  
  202.  
  203. /* Set transfer address & page bits for specific DMA channel.
  204.  * Assumes dma flipflop is clear.
  205.  */
  206. static __inline__ void set_dma_addr(unsigned int dmanr, unsigned int a)
  207. {
  208.     set_dma_page(dmanr, a>>16);
  209.     if (dmanr <= 3)  {
  210.         outb( a & 0xff, ((dmanr&3)<<1) + IO_DMA1_BASE );
  211.             outb( (a>>8) & 0xff, ((dmanr&3)<<1) + IO_DMA1_BASE );
  212.     }  else  {
  213.         outb( (a>>1) & 0xff, ((dmanr&3)<<2) + IO_DMA2_BASE );
  214.         outb( (a>>9) & 0xff, ((dmanr&3)<<2) + IO_DMA2_BASE );
  215.     }
  216. }
  217.  
  218.  
  219. /* Set transfer size (max 64k for DMA1..3, 128k for DMA5..7) for
  220.  * a specific DMA channel.
  221.  * You must ensure the parameters are valid.
  222.  * NOTE: from a manual: "the number of transfers is one more
  223.  * than the initial word count"! This is taken into account.
  224.  * Assumes dma flip-flop is clear.
  225.  * NOTE 2: "count" represents _bytes_ and must be even for channels 5-7.
  226.  */
  227. static __inline__ void set_dma_count(unsigned int dmanr, unsigned int count)
  228. {
  229.         count--;
  230.     if (dmanr <= 3)  {
  231.         outb( count & 0xff, ((dmanr&3)<<1) + 1 + IO_DMA1_BASE );
  232.         outb( (count>>8) & 0xff, ((dmanr&3)<<1) + 1 + IO_DMA1_BASE );
  233.         } else {
  234.         outb( (count>>1) & 0xff, ((dmanr&3)<<2) + 2 + IO_DMA2_BASE );
  235.         outb( (count>>9) & 0xff, ((dmanr&3)<<2) + 2 + IO_DMA2_BASE );
  236.         }
  237. }
  238.  
  239.  
  240. /* Get DMA residue count. After a DMA transfer, this
  241.  * should return zero. Reading this while a DMA transfer is
  242.  * still in progress will return unpredictable results.
  243.  * If called before the channel has been used, it may return 1.
  244.  * Otherwise, it returns the number of _bytes_ left to transfer.
  245.  *
  246.  * Assumes DMA flip-flop is clear.
  247.  */
  248. static __inline__ int get_dma_residue(unsigned int dmanr)
  249. {
  250.     unsigned int io_port = (dmanr<=3)? ((dmanr&3)<<1) + 1 + IO_DMA1_BASE
  251.                      : ((dmanr&3)<<2) + 2 + IO_DMA2_BASE;
  252.  
  253.     /* using short to get 16-bit wrap around */
  254.     unsigned short count;
  255.  
  256.     count = 1 + inb(io_port);
  257.     count += inb(io_port) << 8;
  258.     
  259.     return (dmanr<=3)? count : (count<<1);
  260. }
  261.  
  262.  
  263. /* These are in kernel/dma.c: */
  264. extern int request_dma(unsigned int dmanr);    /* reserve a DMA channel */
  265. extern void free_dma(unsigned int dmanr);    /* release it again */
  266.  
  267.  
  268. #endif /* _ASM_DMA_H */
  269.